`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [6:0] lfsr; always @(posedge clk or negedge rst_n)begin if(!rst_n)begin lfsr <= 'b0; end else begin lfsr <= {lfsr[5:0],a}; end end always @(posedge clk or negedge rst_n)be...