标准三段式状态机 `timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); reg [1:0]state; reg [1:0]next_state; reg [7:0]din; always@(posedge clk or negedge rst) begin if(~rst) state<=2'b00; else state <= next_s...

`timescale 1ns/1ns module sale( input clk , input rst_n , input sel ,//sel=0,5$dranks,sel=1,10&=$drinks input [1:0] din ,//din=1,input 5$,din=2,input 10$ output reg [1:0] drinks_out,//drinks_out=1,output 5$ drinks,dr...

`timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// reg [1:0]cnt; reg flag; reg clk1; reg clk2; always@(posedge clk or negedge rst)begin if(!rst) cnt <= 'b0; else if(flag == 0) cnt <= 'b0; else if...