`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg q1,q0; always@(posedge clk or negedge rst_n) begin if(~rst_n) begin q1 <= 0; end else begin q1 <= (q0 & ~C)|(q1 & C); end end always@(posedge clk or negedge rst_n) begin if(~rst_n) begin q0 &...