`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); parameter [3:0] IDLE = 4'd0, S1 = 4'd1, S2 = 4'd2, S3 = 4'd3, S4 = 4'd4, S5 = 4'd5, S6 = 4'd6, S7 = 4'd7, S8 = 4'd8; reg [3:0] NS, CS; always @(posedge clk or negedge rst_n) begin if(!rst_...