题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL59 |
根据RTL图编写Verilog程序
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL67 |
十六进制计数器
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL72 |
全加器
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL1 |
四选一多路器
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-11-06
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答案正确
| < 1ms | 0K | Verilog | |
VL18 |
多位信号xnor
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2023-10-06
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答案正确
| < 1ms | 0K | Verilog | |
VL17 |
三元操作符
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2023-10-06
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答案正确
| < 1ms | 0K | Verilog | |
VL17 |
三元操作符
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2023-10-06
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
信号反转输出
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
信号反转输出
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
信号反转输出
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
信号反转输出
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
信号反转输出
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
信号级联合并
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
信号级联合并
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
信号级联合并
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL14 |
对信号按位操作
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL14 |
对信号按位操作
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog | |
VL14 |
对信号按位操作
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2023-10-05
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答案正确
| < 1ms | 0K | Verilog |
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