请问大家，无锡这个合见工软，靠谱不靠谱呀，听说去年西安合见毁约应届生

`timescale 1ns/1ns module det_moore( input clk , input rst_n , input din , output reg Y ); //*************code***********// parameter S0 = 5'b00001 ; parameter S1 = 5'b10000 ; parameter S2 = 5'b01000 ; parameter S3 = 5'b00100 ; parameter S4 = 5'b00010 ; reg [4:0] Cur_state ; reg [4:0] Nxt_state ; re...

`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); //计数 reg [2:0] cnt ; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 'd0; else if (cnt == 'd5) cnt <= 'd0 ; else cnt <= cnt + 'd1 ; end always@(posedge clk or negedge rst_n) begin if(!rst_...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg Q1; always@(posedge clk or negedge rst_n) begin if(!rst_n) Q1 <= 'd0; else Q1 <= data_in ; end always@(posedge clk or negedge rst_n) begin if(!rst_n) data_out <= 'd0; else data_out <= D2 ; en...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0] cnt ; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 'd0; else if (cnt == 'd9 && mode == 'd1) cnt <= 'd0 ; else if (cnt == 'd0 && mode...

`timescale 1ns/1ns module RAM_1port( input clk, input rst, input enb, input [6:0]addr,//深度 128 input [3:0]w_data, output reg [3:0]r_data ); //*************code***********// //写入数据 reg [3:0] RAM[127:0] ; always@(posedge clk) begin if(enb) RAM[addr] <= w_data ; end //读出数据 always@(negedge clk) begin...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n) begin if(!rst_n) begin second <= 'd0; minute <= 'd0 ; end else if (second == 'd60) begin second <= 'd1 ; minute <= minute + 1 ; end else...

`timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); reg cnt0 ; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt0 <= 'd0; else cnt0 <= cnt0 + 'd1 ; end reg [3:0] cnt1 ; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt1 <= 'd0; else...

`timescale 1ns/1ns module width_8to16( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [15:0] data_out ); reg cnt ; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt <= 'd0; else if (valid_in) cnt <= cnt + 'd1 ; else cnt <= cnt ; en...

`timescale 1ns/1ns module sequence_test2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 5'b00001 ; parameter S1 = 5'b10000 ; parameter S2 = 5'b01000 ; parameter S3 = 5'b00100 ; parameter S4 = 5'b00010 ; reg flag_reg ; reg [4:0]...

`timescale 1ns/1ns module sequence_test1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 5'b00001 ; parameter S1 = 5'b10000 ; parameter S2 = 5'b01000 ; parameter S3 = 5'b00100 ; parameter S4 = 5'b00010 ; reg [4:0] Cur_state ; re...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter S0 = 5'b00001 ; parameter S1 = 5'b10000 ; parameter S2 = 5'b01000 ; parameter S3 = 5'b00100 ; parameter S4 = 5'b00010 ; reg [4:0] Cur_state ; reg [4:0] Nx...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); wire b; assign ready_a = (cnt != 2'd0 || ready_b ); //输出 ready_a reg [1:0] cnt ; reg cnt_flag ; always@(posedge cl...

`timescale 1ns/1ns module s_to_p( input clk , input rst_n , input valid_a , input data_a , output reg ready_a , output reg valid_b , output reg [5:0] data_b ); reg [2:0] seq_flag ; reg [5:0] seq ; always@(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 0 ; seq_flag <= 0 ; end else ...