`timescale 1ns/1ns module calculation( input clk, input rst_n, input [3:0] a, input [3:0] b, output [8:0] c ); reg [8:0] a_tmp; reg [8:0] b_tmp; reg [8:0] c_tmp; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin a_tmp <= 0; b_tmp &lt...

`timescale 1ns/1ns module dajiang13( input [7:0] A, output [15:0] B ); //*************code***********// assign B = (A<<7) + (A<<6) + (A<<5) + (A<<4) + (A<<3) + (A<<1) + A; //*************code***********// endmodule

偷懒 `timescale 1ns/1ns module huawei7( input wire clk , input wire rst , output reg clk_out ); //*************code***********// reg [1:0]cnt; always@(posedge clk or negedge rst)begin if(!rst)begin cnt <= 0; end else if(cnt == 3) cnt &l...

这样居然也能过 `timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk or negedge rst_n)begin ...

参考评论区大佬们的修改 `timescale 1ns/1ns module gray_counter( input clk, input rst_n, output reg [3:0] gray_out ); //使用Moore状态机实现 parameter s0 =5'b0000_0, s1 = 5'b0001_1, s2 = 5'b0011_0, s3 = 5'b0010_1, s4 = 5'b0110_0, ...

不想那么麻烦，用个计数器即可 `timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// reg [3:0] cnt; always@(posedge clk or negedge rst)begin if(!rst)begin ...

序列缓存对比法 timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]data_comp; always@(posedge clk or negedge rst_n)begin if(!rst_n)begin data_comp <= 9'd0; match <= 1'b0; end el...