`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] seq; always @(posedge clk or negedge rst_n) begin if(!rst_n) begin seq <= 0; end else begin if(data_valid) begin seq <= {seq[2:0],data}; e...

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output wire out ); assign out = in[{sel}]; endmodule

`timescale 1ns/1ns module top_module( input [7:0] a, b, c, d, output wire [7:0] max);// assign max = (((a>b)?a:b)>((c>d)?c:d))?((a>b)?a:b):((c>d)?c:d); endmodule 并行运算

`timescale 1ns/1ns module top_module( input [15:0] in, output reg [15:0] out ); integer i; always @(*) begin for(i=0;i<=15;i++) out[15-i] <= in[i]; end endmodule