`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg[1:0]out_reg; always@(*)begin if (sel==2'b11)out_reg = d0; else if (sel==2'b10)out_reg = d1; else if (sel==2'b01)out_reg = d2; else if (sel==2'b00)out...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] count; always @(posedge clk or negedge rst)begin if(!rst)begin count <= 2'b0; end else begin count <= cou...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire check_tmp; assign check_tmp = ^bus; assign check = sel ? check_tmp : ~ check_tmp ; //*************code***********// endmodule 来源bilibili FPGA探索者的视频详解，代码虽然简单但是写的挺巧妙的。首先定义了一个 wire类型的检查...

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// output reg q1; always @ (posedge clk or negedge rst) begin if(!rst)begin q1 <= 1'b0; end else begin if(data) q1 &...