`timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data ); reg[5 :0] q; always@(posedge(clk) or negedge(rst_n))begin if(!rst_n)begin q<=6'b001011; end else begin q<={q[4 :0],q[5]}; end end always@(posedge(clk) or negedge(rst_n))begin if(!...

#华为信息集散地# 华为实习有开的吗？

`timescale 1ns/1ns module top_module ( input [255:0] in, input [7:0] sel, output out ); assign out=in[sel]; endmodule