`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_valid; always@(posedge clk or negedge rst)begin if(!rst)begin d_valid<=16'd0; end else if(sel=...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] count; always@(posedge clk or negedge rst)begin if(!rst)begin count<=1'd0; end else count<=coun...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// assign check = (sel==1'b1)?((^bus==1'b1)?1'b1:'b0):((^bus==1'b0)?1'b1:1'b0); //*************code***********// endmodule 这题主要考察奇数和偶数校验码，他们的概念是当数据中一的个数为奇数的时候为1，否则为0.其次sel用于选择进行奇校验还是偶校验。

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg q_reg; always@(posedge clk or negedge rst)begin if(!rst) q_reg<=1'b0; else begin if(data==1'b1) q_reg<=~q_reg; else q_reg&...