由于要求输出是线网类型。所以不可以使用always等过程语句模块。 使用verilog语句提供的代码如下： `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// wire[1:0] a1,a2; assign a1 = (sel[1]) ? d0:d2; assign a2 = (sel[1]) ? d1:d3; assign mux_out = (sel[...
