`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [ 1:0] cnt; reg [ 7:0] d_q; always @(posedge clk, negedge rst) begin if (rst == 1'h0) cnt <= 1'h0; else if (cnt == 'd3) ...