#牛客社区专项练习训练营#

`timescale 1ns/1ns module game_count ( input rst_n, //异位复位信号，低电平有效 input clk, //时钟信号 input [9:0]money, input set, input boost, output reg[9:0]remain, output reg yellow, output reg red ); always@(posedge clk, negedge rst_n) begin if(!rst_n) beg...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output wire clk_out5 ); //*************code***********// reg [2:0] cnt_p, cnt_n; always@(posedge clk_in, negedge rst) begin if(!rst) begin cnt_p <= 3'd0; end else begin ...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] cnt_rcv; always@(posedge clk, negedge rst_n) begin if(...

`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// //在每87个输入周期，共有3个8分频和7个9分频合成10个平均8.7分频 //输出从高电平开...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg [2:0] cnt_p, cnt_n; always@(posedge clk_in, negedge rst) begin if(!rst) begin cnt_p <= 3'd0; end else begin ...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [15:0] temp; reg [1:0] cnt_temp; reg [3:0] cnt_out; reg [127:0] data_out_temp; //向左移位存入data_out，设置计数器，确...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); reg [1:0] cnt_rcv; always@(posedge clk, negedge rst_n) begin if(...