#2022牛客时光#

吐槽 牛客的评测机我是真的无语，这题输出数据居然只能用printf，但凡用一点cout就超时，就这卡了我一个小时。。。所以以后遇到大规模数据输出还是都用printf保险，防止再次被坑。 思路 这题没什么思维难度，直接暴力填数就行，从上次填的位置往后继续填就行，如此循环反复。就是这模拟一直WA把我人给WA麻了，不然就前两百了。 代码 #include<bits/stdc++.h> using namespace std; int main(){ int n,k; cin>>n>>k; vector<int> ans[k+5]...

题目链接 补天裂 思路 以两个数为例： 0101 1001 这两个数按位与的结果是： 0001 这两个数按位或的结果是： 1101 由此可见，题目中的操作，其本质就是： 对于每一位，如果分别是0和1，那么与就将对方的1都拿过来，或就将对方的0都拿过来。如果要让前面的数尽可能小，那么只需要对于每一位，都将1尽可能往后面放，将0尽可能往前面放，也就是实现交换这一本质操作，这样就构造出来了。 代码 ">using namespace std; typedef long long ll; const ll maxn=1e5+5; ll a[maxn],ans[maxn]; int main(){ ...

#include<bits/stdc++.h> using namespace std; const int maxn=1e5+5; int a[maxn],b[maxn]; int fac[10*maxn]; int n; void get_faca(){ for(int i=1;i<=n;i++){ int x=a[i]; for(int j=1;j<=sqrt(x);j++){ if(x%j==0){ fac[j]++; } } ...

补完一套月赛，此图为证 说明 题目链接 赛中我就做出A，B两题，结果后来一直卡E。实际上这套题C、E并不是代码不好写，C就是bfs的板子，E就是推个式子，但是因为细节很多，很容易注意不到。 D、F算是压轴题，难度大概能对标cf div2的D甚至是E吧，远远不是出题人所说的对标cf div2的A~C难度。 D是一个模拟，根本想不到要用队列，就算想到了，也不会想到金币有可能爆long long而不能在这时接着加（和游戏里面差不多）。而且模拟的过程细节结果过多，只能说出题人想防小白AK那真是没办法~ F是双指针+差分，这个题主要是读完题之后很难联想到要用差分这个算法，因为你难以想到这m个约束对应于...

补完一套月赛，此图为证 说明 题目链接 这套题其实没有特别难的，唯二两道难题是G和I。 G题是一道简单dp，式子很简单，难的地方在于怎么把图形存在数组里，而且还能利用这个数组动态规划。 I题是一道结论题，可能对科班出身的比较友好，考察的是出栈序列有多少种，如果知道卡特兰数，并且看出最想去的目的地不能首选的本质，就能秒杀此题。 A 简单题 知道e就是exp(1)，而且设置高位精度直接用C++的setprecision。 #include<bits/stdc++.h> using namespace std; int main(){ int T;cin>>T; ...

Tips 这题纯粹是牛客的锅~ d1,d2,sel只维持半个时钟周期，因为是组合逻辑，所以当d1为真的时候nextstatenextstatenextstate马上等于S1，但是因为有了nextstate=S0nextstate = S0nextstate=S0这句，所以后半个时钟周期又变回了S0，最后时钟来临时采到的nextstatenextstatenextstate还是S0。 本地测试不按照上述思路，波形是正确的，但是牛客就有问题。。。按照上述思路改了一下才通过。 Verilog Code `timescale 1ns/1ns module seller2( input wire cl...

Tips 三段式状态机的第一段状态流转的功能是使state_cur比state_next慢一拍，也就是说，第一段实际上就是一个D触发器。如果要让输出也慢一拍，那么让输出端也类似地构造一个D触发器输出就可以了。 Verilog Code `timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); //行为描述 reg [2:0] state_cur = 3'd0, state_next = 3'd0; reg [2:0] S0 =...

Tips 注意，新手写三段式的时候第一次会犯的错误就是，在三段式状态机的第二段没有用always@(∗)always @(*)always@(∗)。记住，always@(∗)always@(*)always@(∗)是用于组合逻辑，组合逻辑只需要根据模块内的变量综合确定触发条件，不需要根据时钟信号来确定触发条件。 另外，如果第三段基于的是statestatestatenextnextnext，则输出波形会整体提前一个时钟信号周期，因此必须基于statestatestatecurcurcur。 Verilog Code `timescale 1ns/1ns module fsm1( input ...

Tips 赋值 ①"always"模块内的reg型信号如果采用下面的这种赋值方式: b <= a; 这种方式的赋值并不是马上执行的，也就是说"always"块内的下一条语句执行后，b并不等于a，而是保持原来的值。"always"块结束后，才进行赋值。 ②另一种赋值方式阻塞赋值方式，如下所示: b = a; 这种赋值方式是马上执行的。也就是说执行下一条语句时，b已等于a。 模块 ①在描述模块功能时，input只能为wire型，output可以为wire或者reg型 ②在例化模块时，被例化模块的input可以为wire或者reg型，output只能为wire型 Verilog Cod...

Verilog Tips 纯组合always程序块中的语句强烈推荐只使用阻塞赋值符号，而时序always程序块中推荐只使用非阻塞赋值符号，否则会带来非常多的隐患。 Verilog Code `timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg tmp; always @(posedge clk or negedge rst) begin if(~rst) ...

Verilog Tips 1.module里定义时自动为wire型变量 2.always的@内变量设置为*可以自动匹配输入 3.always模块内被赋值的变量必须是reg型，赋的值类型随意 4.assign时被赋值的变量必须是wire型，赋的值类型随意 Verilog Code `timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// reg [1:0]mux_out_t; alw...

考点 树状数组离线查询 分析 先把要查询的区间离线下来，对它们按照右边界从小到大排序，保证只需要从左至右将数组扫描一次。一边利用树状数组即时更新维护不同的元素个数，一边进行查询并保存答案，这个过程是动态的，便于我们只记录最近出现的元素的位置。即从右边界往左看，最右边已经有的数，左边再出现就可忽略不计了。这就是离线查询的原因。 AC代码 #include<iostream> #include<algorithm> #include<cstring> using namespace std; const int maxn = 1e6 + 5; int a[max...

H 小w的糖果 题解 两个简单结论 给定单位操作的差分数组1 0 0 0 … 0.结论1：对差分位及以后所有数加1的操作，可以由一次前缀和得到1 1 1 1 … 1.结论2：对差分位及以后各数依次加1,2,…,n的操作，可以由两次前缀和得到1 2 3 4 … n. 两个进阶结论 对于单位操作的差分数组1 0 0 0 … 0.结论3：该差分数组的三次前缀和数组的通项公式为.证明：由等差数列的求和公式显然可得该结论.结论4：该差分数组的四次前缀和数组的通项公式为.证明：由结论3，该差分数组的四次前缀和数组的通项应为 . 一个重要结论 结论5：给定单位操作的差分数组1 1 0 0 … 0，对差分位...