三种实现方式  `timescale 1ns/1ns module sequence_generator( input clk, input rst_n, output reg data );          reg [2:0] cnt;          // 实现一 //    &n...

// 不封函数 // assign c = {a[0], a[1], a[2], a[3]}; // assign d = {b[0], b[1], b[2], b[3]}; assign c = END_CONVERT(a); assign d = END_CONVERT(b); // 封函数 function [3:0] END_CONVERT; input [3:0] a; //input [3:0] b; begin assign END_CONVERT = {a[0], a[1], a[2], a[3]};...

reg [7:0] d_cal; reg [1:0] state; // 状态 always @ (posedge clk or negedge rst)begin if(!rst) begin out <= 11'd0; state <= 2'd0; d_cal <= 0; input_grant <= 1'b0; end else begin case(state) 2'd0: begin d_c...