`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output reg [7:0]d ); wire [7:0] min_ab ; reg [7:0] c_reg; always @ (posedge clk or negedge rst_n) begin if(!rst_n) c_reg <= 8'd0 ; else c_reg <= c ; endS always @ ...