这道的答案错了 ，能通过的都不是这道题目（状态转移图所描述的时序路逻辑）的正确答案 相信通过验证的答案 描述的都是下面这个状态转移图的逻辑（随手画的 勿喷） 大家大可尝试用三段式mealy写一下下面这个逻辑 就知道答案和题目是不匹配的  具体为什么这么多人理解错，还望大家认真思考 能通过检测的答案我就不发了，因为讨论区的都能通过 下面是题目本身时序图对应的答案（是通不过验证的）： `timescale 1ns/1ns module fsm2( input wire clk &nbs...