`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output reg clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// reg[7:0]cnt; reg[7:0]cnt_e; reg[7:0]cnt_o; alway...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg data_valid_d; always@(posedge clk or negedge rst_n) begin if(!rst_n) data_valid_d<=0; else data_valid_d<=data_valid; end reg[3:0]buff; always@(posedge clk o...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg[3:0]cnt; reg [3:0]cnt_reg; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt<=0; else if(cnt==5) cnt<=0; else cnt<=cnt+1; end alway...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg [8:0]buff; always@(posedge clk or negedge rst_n) begin if(!rst_n) buff<=9'b0; else buff<={buff[7:0],a}; end always@(posedge clk or negedge rst_n) begin if(!rst_n) match<=0; e...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); reg[7:0]buff; always@(posedge clk or negedge rst_n) begin if(!rst_n) buff<=8'b0; else buff<={buff[6:0],a}; end always@(posedge clk or negedge rst_n) begin if(!rst_n) match<...

`timescale 1ns/1ns module fsm2( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0=0; parameter s1=1; parameter s2=2; parameter s3=3; parameter s4=4; reg[2:0]state; reg[2:0]next_state; //1 always@(posedge clk or negedge rst) b...

`timescale 1ns/1ns module fsm1( input wire clk , input wire rst , input wire data , output reg flag ); //*************code***********// parameter s0=0; parameter s1=1; parameter s2=2; parameter s3=3; reg [1:0]state; reg [1:0]next_state; //1 always@(posedge clk or negedge rst) begin if(!rst)...

`timescale 1ns/1ns module odd_div ( input wire rst , input wire clk_in, output reg clk_out5 ); //*************code***********// reg [2:0]cnt; always@(posedge clk_in or negedge rst) if(!rst) cnt<=0; else if(cnt==4) cnt<=0; else cnt<=cnt+1; always@(posedge clk_i...

`timescale 1ns/1ns module odo_div_or ( input wire rst , input wire clk_in, output wire clk_out7 ); //*************code***********// reg clkn; reg clkp; reg [2:0]cntn; reg [2:0]cntp; always@(negedge clk_in or posedge rst) begin if(!rst) cntn<=0; else ...

`timescale 1ns/1ns module even_div ( input wire rst , input wire clk_in, output reg clk_out2, output reg clk_out4, output reg clk_out8 ); //*************code***********// reg [2:0]cnt2; reg [2:0]cnt4; reg [2:0]cnt8; always@(posedge clk_in or negedge rst)...

`timescale 1ns/1ns module count_module( input clk, input rst_n, input mode, output reg [3:0]number, output reg zero ); reg [3:0]num; always@(posedge clk or negedge rst_n) begin if(!rst_n) num<=0; else if(mode==1) if(num==9) num<=0; else num<=num+1; else if(mode==0)begin if(num==0)...

`timescale 1ns/1ns module count_module( input clk, input rst_n, output reg [5:0]second, output reg [5:0]minute ); always@(posedge clk or negedge rst_n) begin if(!rst_n) second<=0; else if(second==60) second<=1; else second<=second+1; end always@(posedge clk or ...

`timescale 1ns/1ns module width_24to128( input clk , input rst_n , input valid_in , input [23:0] data_in , output reg valid_out , output reg [127:0] data_out ); reg [4:0]cnt; always@(posedge clk or negedge rst_n) begin if(!rst_n) cnt<=0; else if(valid_in) ...

`timescale 1ns/1ns module width_8to12( input clk , input rst_n , input valid_in , input [7:0] data_in , output reg valid_out, output reg [11:0] data_out ); reg [1:0] cnt; reg [7:0]buff; always@(posedge clk or negedge rst_n) begin if(!rst_n) c...