方案一：使用6+1型状态机（6个状态+1个IDLE状态） 方案二：使用5+1型状态机（5个状态+1个IDLE状态） 首先分析题目： 1、序列检测，可以使用序列缓存或者状态机；题目要求使用状态机，则用状态机记录每一位是否匹配 2、无重叠。题目要求1bit 的data信号六位为一组，按组进行检测。如是不匹配则直接跳过剩下bits，检测下一组。关键需要处理“如何跳过剩下的bits”，这里选择空跑的方式，直接跳到下一组首位 3、not_match和match信号。match信号简单，关键是正确理解not_match信号。本来我是以为not_match信号是match信号的取反信号，但并不是！！！not...

与连续性序列检测差不多，只是match=1的判别条件要看a_tmp的高3位和底3位 a_tmp[8:6] a_tmp[2:0]

边沿检测 使用一个tmp寄存器存储a上一周期的值（为什么是上一周期），然后当前a与tmp作比较，比较结果会在下一周期中体现出来。我在vivadio中跑的结果如下: 结合图示更加清晰，也可以直接运行下文代码 a为随机数，仿真产生 1 bit 随机数的代码如下所示： always @(posedge clk or negedge rst_n) if(!rst_n) a = 0; else a <= {$random}%2; tmp采集a信号，落后a一个周期; rise dowm 信号输入脉冲信号，同样在下一周期显示 下面包含设计代码和仿真代码，可直接在vivadi...

设计一个ROM并对其进行初始化 对于一个ROM，既要有数据位宽，也要有数据深度，例如 reg [3:0] rom [7:0] 表示，由8个，位宽为4bits的连续地址组成一个名为rom的区域 初始化就简单了，直接时序逻辑对rom的不同地址赋值 由addr提取rom的数据时，应注意使用时序逻辑，因为data随着addr的变化立即发生变化，且是wire型 代码如下 `timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] rom...

使用三段式状态机实现状态转移 第一段，时序逻辑实现状态转移 第二段，组合逻辑实现状态跳转 第三段，组合逻辑实现状态内的赋值。由于Y是wire型，只能使用组合逻辑 代码如下: `timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); parameter a=2'b00 , b=2'b01 , c=2'b11 , d=2...