`timescale 1ns/1ns module huawei5( input wire clk , input wire rst , input wire [3:0]d , output wire valid_in , output wire dout ); reg [2:0]cnt ; reg valid_in_r = 'd0; reg [3:0]dout_r = 'd0; assign dout = dout_r[3]; assign valid_in = valid_in_r; //*************code***********// alwa...

`timescale 1ns/1ns module RTL( input clk, input rst_n, input data_in, output reg data_out ); reg data_in_r; wire data_out_w; assign data_out_w = data_in && ~data_in_r; always @(posedge clk or negedge rst_n)begin if(!rst_n) data_in_r <= 0; else data_in_r <= data_in;...