`timescale 1ns/1ns /***************************************RAM*****************************************/ module dual_port_RAM #(parameter DEPTH = 16, parameter WIDTH = 8)( input wclk ,input wenc ,input [$clog2(DEPTH)-1:0] waddr //深度对2取对数，得到地址的位宽。 ,input [WIDTH-1:0] wdata //数据写入 ...

`timescale 1ns/1ns module function_mod( input [3:0]a, input [3:0]b, output [3:0]c, output [3:0]d ); function [3:0] dout( input [3:0] din ); integer i; for (i = 0; i < 4; i = i+1) begin dout[i] = din[3-i]; end endfunction assign c = dout(a); assign d = dout(b); endmodule

`timescale 1ns/1ns module gen_for_module( input [7:0] data_in, output [7:0] data_out ); genvar i; generate for (i = 0; i <= 7; i = i + 1) begin: sim assign data_out[i] = data_in[7-i]; end endgenerate endmodule

`timescale 1ns/1ns module data_cal( input clk, input rst, input [15:0]d, input [1:0]sel, output reg [4:0]out, output reg validout ); //*************code***********// reg [15:0] d_tmp; always@(posedge clk, negedge rst) if(rst == 1'b0) d_tmp <= 16'b0; else if(...

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// wire [10:0] d3, d7, d8; reg [1:0] counter; reg [10:0] d1; always @ (posedge clk, negedge rst) begin if (!rst) begin...

`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); //*************code***********// wire is_odd, is_even; assign is_odd = ^bus; assign check = (sel == 1'b1) ? is_odd : ~is_odd; //*************code***********// endmodule

`timescale 1ns/1ns module Tff_2 ( input wire data, clk, rst, output reg q ); //*************code***********// reg data_tmp; always @ (posedge clk, negedge rst) begin if (!rst) begin data_tmp <= 1'b0; end else if (data == 1'b1) begin data_...

`timescale 1ns/1ns module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output[1:0]mux_out ); //*************code***********// assign mux_out = (sel == 2'd0) ? d3 : (sel == 2'd1) ? d2 : (sel == 2'd2) ? d1 : d0 ; //*************code***********// endm...