`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); reg [3:0] state; reg [3:0] nstate; parameter S0 = 4'b0000; parameter S1 = 4'b0001; parameter S2 = 4'b0010; parameter S3 = 4'b0011; parameter S4 = 4'b0100; parameter S5 = 4'b0101; // 状...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); reg [3:0] state; reg [3:0] nstate; parameter S0 = 4'b0000; parameter S1 = 4'b0001; parameter S2 = 4'b0010; parameter S3 = 4'b0011; parameter S4 = 4'b0100; parameter S5 = 4'b0101; ...

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg Y1; reg Q1, Q2; reg Q1n,Q2n; always@(posedge clk or negedge rst_n)begin if (!rst_n) begin Y1 <= 0; Q1 <= 0; Q2 <= 0; Q1n<=0; Q2n<=0; end else begin Q1<=Q1n; Q2<=Q2n; end end always @(*...