main.v+tb.vmain分为两个模块：发送机和接收机发送机和接收机分别又有几个模块在always作用下同时工作。发送机：1.发送数据0-7，重要的是改变数据的时间节点：当上次发送的数据已被成功接收，数据就加一，当数据等于7时，数据归零。那么数据何时被成功接收：当ack信号变为1时，代表数据被成功接收。2.发送信号req，当数据被接收之后 req=0，等待五个周期的时间内 req=0，五个周期结束后开始发送数据 req=1，且在ack拉高之前req一直=1。3.等待五个时钟周期，rst时 cnt=0，数据刚被接收后 ack拉高后，表示数据被接收，重新开始计数 置cnt=0，且在传输数据（r...