华为ict无线单板硬件

`timescale 1ns/1ns module multi_sel( input [7:0]d , input clk, input rst, output reg input_grant, output reg [10:0]out ); //*************code***********// reg [1:0] cnt_4; reg [7:0] din; always@(posedge clk or negedge rst) if (!rst) cnt_4 <= 2'b00; else if (cnt_4 == 2'b11) ...