大专想找一个大连对口的外贸操作实习还有活路吗…

`timescale 1ns/1ns module seq_circuit( input A , input clk , input rst_n, output wire Y ); reg [1:0] q0, q1; assign Y = q1 & q0; always@ (posedge clk or negedge rst_n) begin if(!rst_n) begin q0 &l...