梅西库里金泰梨
2022-06-18 12:10 杭州电子科技大学 FPGA工程师
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想问个问题，表达式Y=Q1n&Q0n,Y是由当前时钟的Q1n和Q0n得到的，而代码中assign Y = q0 & q1;里的q0和q1应该是q0n+1和q1n+1吧，是不是与表达式不符合了？我写成 always @(posedge clk or negedge rst_n) begin if(!rst_n) Y_temp <= 1'b0; else Y_temp <= q1 & q0; end assign Y = Y_temp; 但是比仿真的时序慢一个周期
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