FPGA求助

#通信硬件人笔面经互助# 2024-08-29（投递）2024-10-15 （一面，一直没消息我以为g了呢）🤪 背景本科双非/硕士985硕本人的经历是（研电赛技术赛国二+企业赛第二名、研数模赛国三（本科国一），均团队主战+队长，两项发明专利+一软著），无实习经历，4段项目经历偏FPGA数字信号处理+高速接口。🤔 面试感受一面技术HR面大概30分钟，是一个年纪很大工程师，一直压力我，经常打断我说话，他不做作高速接口和算法，就质疑我的有问题，印象不太好。首先，自我介绍（大概三四分钟吧），介绍完了以后，就是让我介绍一下我最熟悉的一个项目，我说着他随时打断问我问题，我回答，中间有高速接口和fft算法部分他应该没做过，质疑我做的东西，我项目都做完了，你质疑我？后面也有一搭没一搭聊着，象征性问了一下后续流程，上班时间之类的。本来前端时间海康大裁员，心里就打怵，要不要面，下午刷新面试状态g了，好了不用担心了😅。

我本来是用Artix7的FPGA提供显示屏的栅源极时序来驱动显示屏的，图片是pc端传输的，用到了fpga上的ddr。现在需要换成zynq，arm用于代替pc端传输图片，并且用来图像处理，fpga功能不变，还是提供时序，就这个情况而言，是买ps端和pl端共用ddr的好，还是两个独立的ddr好呢？（考虑到独立ddr的话可以直接用现在fpga已有的代码直接烧录，但是后期arm传输可能没有共用的方便？所以有点纠结）

汇川好久之前面的，一直忘发，发出来攒攒人品，求一个好offer技术一面 汇川的FPGA主要做视觉的，和我项目不太匹配，面试官也没开摄像头，估计是KPI面1、根据简历提问，三段状态机怎么转换，原理。异步fifo如何实现2、Fpga上电顺序，竞争冒险是什么3、同步逻辑和异步逻辑4、setup time和hold time的定义和在时钟信号延迟时的变化答得感觉不咋地，磕磕巴巴的，果然第二天就挂了#通信硬件人笔面经互助#

继续复盘面试，发现犯的错误好低级。十分后悔某些面试中的表现。但凡秋招前花五天时间重新过一下相关知识，情况也不会这么差。这样的面试表现，真对不起五年来我的付出和履历。至于为什么秋招会出现这样的原因。归纳原因，我太盲目自信了。以为我22年从杭电考上了成电之后，再加上华为经历的背书，那简直可以高枕无忧了。而且这两年太多人找我咨询各种问题，使得我在求职这方面盲目自大，对网上一些常见的信息都表示不屑。犯下了很多人一听就觉得是非常严重、低级、离谱的错误，甚至我还一直不承认这些错误。例如：1、简历没改，我拿的还是本科毕业的时候缝缝补补的简历。误以为自己是9硕就可以乱杀。事实上很多公司要通过简历筛人的，哪怕你...