题解 | #异步复位的串联T触发器#

`timescale 1ns/1ns
module Tff_2 (
input wire data, clk, rst,
output reg q  
);
//*************code***********//
reg q_reg;
always@(posedge clk or negedge rst)begin
    if(!rst)
        q_reg<=1'b0;
    else begin
        if(data==1'b1)
            q_reg<=~q_reg;
        else
            q_reg<=q_reg;
    end
end

always@(posedge clk or negedge rst)begin
    if(!rst)
        q<=1'b0;
    else begin
        if(q_reg==1'b1)
            q<=~q;
        else
            q<=q;
    end
end
//*************code***********//
endmodule

这题主要是需要知道T触发器的工作原理，其次是区分异步复位和同步复位的概念。T触发器只有一个输入可以理解为控制输出的数据控制信号，在该题中也就是data。当data等于1的时候T触发器的输出需要进行翻转，当T触发器的输入为零的时候则需要保持输出结果。另外关于异步复位和同步复位区别，在verilog书写中异步复位指的是rst复位信号触发不需要看clk信号是否有效，也就是always敏感列表里面需要同时包括rst和clk。这样rst有效也会触发always块。同步复位指的的rst需要看clk的脸色，只有clk有效的时候你rst才能够复位，否则就休想。