笔试题-2023-锐捷-FPGA（附答案及解析）

单选 (2分)

1、以下语句中clk的时钟周期是( )

A.20ns

B.40ns

C.20ps

D.40ps

答案：B

解析*：

timescale time unit / time _precision

关于延迟语句，可参考 Verilog 延时模型 2 过程赋值延时

2、Xilinx FPGA 器件使用什么开发软件?

A.Quartus ll

B.VIVADO

C.Modelsim

D.Candence

答案：B

解析*：

Quartus ll: Altera公司推出的综合性CPLD/FPGA开发软件。

VIVADO: Xilinx公司推出的综合性CPLD/FPGA开发软件。

Modelsim: Mentor公司的HDL语言仿真软件。

Candence: Cadence公司的EDA软件。

3、数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除?

A.是

B.不是

答案：A

解析*：

竞争冒险消除

1.静态冒险

功能冒险: 逻辑功能决定所以不能修改逻辑设计，可以用选通输出的方法消除。

逻辑冒险:单个输入变量状态改变引起的，可用代数法(某变量以原变量和反变量形式在函数表达式中)和卡诺图法(最小项相邻则有)确定。可以通过增加几余项、接入滤波电容、引入封锁脉冲或选通脉冲、格雷码等。

2.动态冒险

指在输入变化的前后，稳态输出应该变化，但出现了短暂的反复。即输出为1→0→1→0或0→1→0→1。电路输出端的动态冒险,般都是前级产生了静态冒险引起，如果消除了静态冒险，动态冒险也能消除。

参考:《数字逻辑电路与系统设计 (第二版) 蒋立平》

4、在边沿敏感的时序逻辑代码中使用( )赋值。会导致综台前与综合后仿真结果不一致

A.阻塞

B.非阻塞

答案：A

关于Verilog赋值语句可参考: 认直学习一下关于Verilog的赋值

5、关于Verilog HDL中的数字，请找出一下数字中最大的一个（ ）

A.8'b1111_1011

B.3'o280

C.3'd245

D.2'hea

答案：

解析*：

8'b1111_1011 ='d251

3'o280 = 语法错误

3'd2452

2'hea ='d234

6、多层if else语句嵌套使用时，如果条件不完备，是否会有影响?

A.无任何影响

B.产生组合逻辑环

C.产生不必要的锁存器

D.不完备的条件下，赋值发生错误

答案：C

题目表述不完善，组合逻辑不完备的if else会产生锁存器。时序逻辑不会可参考xilinx文档《ug901-vivado-synthesis》HDL Coding Techniques 章节

7、FPGA设计时主要实现的是时序逻辑电路和组合逻辑电路，两者分别以什么实现?

A.阻塞赋值，非阻塞赋值

B.非阻塞赋值，阻塞赋值

C.连续赋值，并行赋值

D.串行赋值，并行赋值

答案：B

8、下列代码采用非阻塞赋值，综合后实际生成的触发器个数是多少个?

A.1

B.2

C.3

D.4

答案：C

解析*：非阻塞赋值 (顺序块中的语句不会阻塞后续语句的执行)

9、在双向总线设计时，当总线没有输出的时候，应该将总线赋值为（ ）

A.逻辑0

B.逻辑1

C.高阻

D.不定态

答案：C

解析*：

可参考xilinx文档《ug901-vivado-synthesis》HDL Coding Techniques 章 Tristates 节态门模型:

inout端口使用的就是三态门。

另外所谓高阻和不定态，高阻态z指的是没人驱动它，不定态x指的是我不知道他是啥(0或1)。

10、下列表达式中，正确的是:

A.8'b10101010 & 8'b01010101 = 1'b0；

B.8'b10101010 && 8'b01010101 = 1'b0;

C.8'b10101010 | 8'b01010101 = 1'b1;

D.8'b10101010 | 8'b01010101 = 1'b1;

答案：B

解析*：

8’b10101010 & 8’b01010101 = 8’b0000_0000

8’b10101010 | 8’b01010101 = 8'b1111 1111;

8’b1010101011 8’b01010101 = 1’b0;

11、UVM的全称:

A.通用验证管理

B.高级验证管理

C.通用验证方法学

D.高级验证指南

答案：C

UVM ( Universal Verification Methodology)

12、以下不属于Xilinx和intel的FPGA器件:

A.Arria 10

B.Kintex 7

C.Spartan 6

D.1CE40 UItra

答案：D

解析*：

Arria 10: intel

Kintex 7: Xilinx

Spartan 6: Xilinx

iCE40 Ultra: Lattice

13、UVM report 顺序为:

A.build -> connect -> end of elab -> start of sim -> run -> extract -> check -> report -> final

B.connect -> build -> end of elab -> start of sim -> run -> extract-> report -> check -> final

C.build -> connect -> end of elab -> start of sim -> extract -> run -> report -> check -> final

D.connect -> build -> end of elab -> start of sim -> extract -> run -> check -> report -> final

答案：A

解析*：

上述所有的phase都会按照图中的顺序自上而下自动执行。

14、下面代码中信号in.q1.q2.q3的初始值分别为0,1,2,3,那么经过1个时钟周期后，q3的值为:( )

A.0

B.1

C.2

D.3

答案：A

解析*：

阻塞赋值，所以q1 g2 g3值在每个周期值都一样，硬件建模为同一个寄存器。

15、以下哪一种语句是不会形成优先级的?( )

A.if...else

B.case

C.条件运算符 (?:)

答案：B

Conditional statement

16、属于组合逻辑电路的是:

A.全加器

B.移位寄存器

C.计数器

D.触发器

答案：A

看是否有时钟信号输入

1. 针对下列代码以下描述正确的是( )

A.该代码实现组合逻辑电路

B.该代码实现时序逻辑电路

C.该代码会产生组合逻辑环

D.该代码会产生不必要的锁存器

答案：A

Conditional operator 相当于if else 是完备的

17、reg [3:0] mem [2:0]定义的存储器为( ):

A.4个3位寄存器

B.4个8位寄存器

C.3个4位寄存器

D.3个16位寄存器

答案：C

18、在EDA工具中，能将硬件描述语言转化为硬件电路的重要工具软件是: ( )

A.适配器

B.仿真器

C.下载器

D.综合器

答案：D

解析*：

synthesis = translation + mapping + optimization

1. translation: 把设计的HDL描述转化为GTECH库元件组成的逻辑电路，GTECH库是Synopsys公司提供的通用的、独立于工艺的元件库。
2. mapping: 将GTECH库元件映射到某一特定的半导体工艺库上，此时的电路网表包含了相关的工艺参数。
3. optimization: 根据设计者设定的时延、面积、线负载模型等综合约束条件对电路网表进一步优化的过程。

多选（2分）

1、intel的FPGA器件内部最小逻辑单元为0.一个逻辑单元主要由（ ）.（ ）组成

A.LE,LUT,可编程寄存器:

B.LUT,LE,可编程寄存器:

C.LC，LUT，互连资源:

D.LUT，LC，互连资源:

答案：A

解析*：

altera: LE,Logic Element

Xilinx: CLB, Configurable Logic Block

B:

c:

D:

答案：ABD

看敏感信号列表是否有时钟信号

2、下列语句一般情况下属于可综合的: ( )

A.assign赋值语句;

B.条件判断if语句;

C.$display显示语句;

D.case语句;

答案：ABD

解析*：

以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性 4 Verilog 系统task与function

$display 不支持

3、下列标识符中，（ ）是不合法的标识符。

A.9moon

B.State$10

C.Not Ack 0

D.sig%1

答案：AD

解析*：

《Verilog-2005》3.7 identifiers, keywords, and system namesAn identifier is used to give an object a unique name so it can be referenced. An identifier is either a simple identifier or an escapedidentifier (see 3.7.1). A simple identifier shall be any sequence of letters, dicits, dollar signs ($), and underscore characters ( )

The first character of a simple identifier shall not be a dioit or $: it can be a leter or an underscore.ldentifiers shal be case sensitive

4、以8bit为例，bit8为符号位，十进制-15的补码是 （ ）

A.1001111

B.01110001

C.11110000

D.11110001

答案：D

8bit-15的补码: 2^8-15 = 8d241 = 8b11110001

5、以下语法描述的是什么电路( )

A.D触发器

B.二分频电路

C.边沿检测电路

答案：B

6、对timescale 1ns/10ps描述正确的是( )

A.仿真时间精度为“10ps

B.仿真时间精度为“1ns"

C.仿真时延单位为"1ns"

D.仿真时延单位为“10ps"

答案：AC

timescale time unit / time precision

7、采用可编程逻辑器件有哪些优点?( )

A.系统的器件使用数量大大减少

B.开发周期短

C.可以减小产品体积，降低电源功耗

D.设计灵活，易于修改升级

E.借助设计工具自动进行设计

答案：ABDE

A*:有一种说法是FPGA可配置管脚多，可以解决O使用较多的情况，减少系统器件使用数量。

8、对SystemVerilog的class的描述错误的是( )

A.class的构成 要素为属性和方法

B.可以在initial,always,task/function中使用类的对象

C.local型成员即可以被本class的方法访问，也可以被派生类的方法访间。

D.在派生类中访问父类的public,protected成员时可以使用::符

答案：CD

解析*：

《SV-2005》7.17 Data hiding and encapsulation

A member identified as local is available only to methods inside the class.

A protected class property or method has all of the characteristics of a local member, except that it can be inherited: it is visible to subclasses.

9、下图设计电路的问题是: （ ）

A.逻辑最简单，资源最省，电路没有问题

B.采用行波时钟设计

C.组合逻辑做时钟，产生的毛刺可能导致误动作

D.两级FF之间逻辑太多

答案：BC

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