题解 | #异步FIFO#

不同时钟域之间信号的同步化处理。

针对读写时钟域的不同采用寄存器打两拍来实现同步化处理。另外由于二进制在两个时钟域之间传递，考虑到这个问题将二进制转换为gray(格雷码)，由于gray

相邻两位之间只有一位不同，因此在不同域之间传递减小了出错的概率。（两种方式结合都是为了较小亚稳态）

与同步fifo相比，异步fifo主要不同之处在于读写时钟不同，因此异步fifo需要处理的问题较为复杂，通常需要处理注意的问题点有以下几点：

不同时钟域之间信号的同步化处理。

异步fifo的空状态与满状态的判断。

fifo主要有两个目的，速度匹配或者数据宽度匹配。需要进行满状态，空状态的判断，实现复杂。

二进制转换为gray方法

判断fifo的空满状态

判断fifo的状态需要考虑几个问题：

1当读时钟快于写时钟的时候如何考虑；

2当读时钟慢于写时钟的时候如何考虑；

3何时将不同的时钟同步到另一个时钟域；

4如何用格雷码进行fifo状态的判断；

以上几个问题可以总结为，需要判断哪个状态就将另一个时钟同步过来，例如判断fifo的满状态，因为fifo的状态影响到fifo的写功能，因此我们需要在写时钟域进行判断，即将读始终同步到写时钟域。另外在判断fifo状态时会出现虚空虚满的状态，但是不影响实际的功能。

参考：https://blog.csdn.net/qq_15026001/article/details/99175026

`timescale 1ns/1ns

/***************************************RAM*****************************************/
module dual_port_RAM #(parameter DEPTH = 16,
					   parameter WIDTH = 8)(
	 input wclk
	,input wenc
	,input [$clog2(DEPTH)-1:0] waddr  //深度对2取对数，得到地址的位宽。
	,input [WIDTH-1:0] wdata      	//数据写入
	,input rclk
	,input renc
	,input [$clog2(DEPTH)-1:0] raddr  //深度对2取对数，得到地址的位宽。
	,output reg [WIDTH-1:0] rdata 		//数据输出
);

reg [WIDTH-1:0] RAM_MEM [0:DEPTH-1];

always @(posedge wclk) begin
	if(wenc)
		RAM_MEM[waddr] <= wdata;
end 

always @(posedge rclk) begin
	if(renc)
		rdata <= RAM_MEM[raddr];
end 

endmodule  

/***************************************AFIFO*****************************************/
module asyn_fifo#(
	parameter	WIDTH = 8,
	parameter 	DEPTH = 16
)(
	input 					wclk	, 
	input 					rclk	,   
	input 					wrstn	,
	input					rrstn	,
	input 					winc	,
	input 			 		rinc	,
	input 		[WIDTH-1:0]	wdata	,

	output wire				wfull	,
	output wire				rempty	,
	output wire [WIDTH-1:0]	rdata
);

	wire wenc, renc;
	wire [$clog2(DEPTH)-1:0] waddr, raddr;
	reg [$clog2(DEPTH):0] waddr_bin, raddr_bin;
	wire [$clog2(DEPTH):0]   waddr_gray, raddr_gray;
	reg [$clog2(DEPTH):0]   waddr_gray1, raddr_gray1;
	reg [$clog2(DEPTH):0]   waddr_gray2, raddr_gray2;
	reg [$clog2(DEPTH):0]   waddr_gray3, raddr_gray3;

	always@(posedge wclk or negedge wrstn)begin
		if(~wrstn)
			waddr_bin <= 0;
		else
			waddr_bin <= wenc? waddr_bin+1:waddr_bin;
	end

	always@(posedge rclk or negedge rrstn)begin
		if(~wrstn)
			raddr_bin <= 0;
		else
			raddr_bin <= renc? raddr_bin+1:raddr_bin;
	end

	always@(posedge wclk or negedge wrstn)begin
		if(~wrstn)
			waddr_gray1 <= 0;
		else
			waddr_gray1 <= waddr_gray;
	end

	always@(posedge rclk or negedge rrstn)begin
		if(~rrstn)
			raddr_gray1 <= 0;
		else
			raddr_gray1 <= raddr_gray;
	end

	always@(posedge rclk or negedge rrstn)begin
		if(~rrstn)begin
			waddr_gray2 <= 0;
			waddr_gray3 <= 0;
		end
		else begin
			waddr_gray2 <= waddr_gray1;
			waddr_gray3 <= waddr_gray2;
		end
	end

	always@(posedge wclk or negedge wrstn)begin
		if(~wrstn)begin
			raddr_gray2 <= 0;
			raddr_gray3 <= 0;
		end
		else begin
			raddr_gray2 <= raddr_gray1;
			raddr_gray3 <= raddr_gray2;
		end
	end

	assign waddr_gray = waddr_bin ^ (waddr_bin>>1);
	assign raddr_gray = raddr_bin ^ (raddr_bin>>1);	
	assign waddr = waddr_bin[$clog2(DEPTH)-1:0];
	assign raddr = raddr_bin[$clog2(DEPTH)-1:0];
	assign wenc = winc & !wfull;
	assign renc = rinc & !rempty;

	assign wfull = (waddr_gray1=={~raddr_gray3[$clog2(DEPTH):$clog2(DEPTH)-1],raddr_gray3[$clog2(DEPTH)-2:0]});
	assign rempty = (raddr_gray1 == waddr_gray3);

	dual_port_RAM  #(
		.DEPTH(DEPTH),
		.WIDTH(WIDTH))
	ram1(
			.wclk(wclk),
			.wenc(wenc),
			.waddr(waddr),
			.wdata (wdata),
			.rclk(rclk),
			.renc(renc),
			.raddr(raddr), 
			.rdata(rdata)	
		);
    
endmodule