平头哥 数字IC工程师 面经
1、自我介绍后，让我屏幕共享根据项目框图讲项目；
2、 主要问了频率，为啥这样设置频率？
3、 项目中的垮时钟域；
4、 问了我常规的跨时钟域的方法；
5、 问我fifo最小深度怎么求，我回答了一个公式，还有我对这个公式的理解。面试官说怎么每个人都这么回答，然后让我思考一个问题：
非满就写，非空就读，没有突发长度，这个时候fifo深度应该怎么设置？
6、 还问了项目中时间怎么同步，初始时间怎么获取等等项目内容。
7、 还问了时序怎么优化的？
2023-01-05 21:48 浙江大学 硬件开发 发布于浙江
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闻风起雨落
西安邮电大学 FPGA工程师
都是技术问题
文星
天津工业大学 嵌入式工程师
这是几面啊？
无语肚肚
华中科技大学 机电工程师
有点狠啊平头哥
25届地平线实习内推官
西安电子科技大学 soc前端设计
什么部门呀
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