华为海思芯片开发工程师面经
在北京地区集中面试，一天内将面试流程走完，一面是技术面，
1.找出综合产生latch的verilog代码
2.看图里那个电路有风险
3.问了毕设里fifo的深度怎么设置的
4.反压是怎么实现的
5.毕设项目里的吞吐率怎么计算的
6.制程是什么？制程的进步给芯片会带来什么进步？又会带来什么消极的效应？
7.制程提升会产生低阈值MOS管，但是也会造成漏电增加。你有什么办法降低芯片的功耗？
一面通过之后会安排二面，没过就可以直接走人了，二面也是问技术相关或者闲扯几个问题。
然后就是回去等通知了，过了的话就等着部门捞吧。
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