题解 | #可置位计数器#

`timescale 1ns/1ns

module count_module(
	input clk,
	input rst_n,
	input set,
	input [3:0] set_num,
	output reg [3:0]number,
	output reg zero
	);
    reg [3:0] number_next;
    always@(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            number_next <= 'd0;
        end
        else begin
            number_next <= set?set_num:(number_next+'d1);
        end
    end
    always@(posedge clk or negedge rst_n) begin
        if(!rst_n) begin
            number <= 'd0;
        end
        else begin
            number <= number_next;
        end
    end
    always@(*) begin
        zero = rst_n & (number=='d0);
    end
endmodule