FPGA数字IC笔试面试018—流水线设计pipeline
流水线设计
1. 相关笔试题及解析
（*疆,*为）对于流水线设计的理解，下列错误的是（）
A. 流水线设计会消耗较多的组合逻辑；
B. 流水线设计会导致原有通路延时增加；
C. 流水线设计的思想，是使用面积换取速度；
D. 关键路径中插入流水线，能够提高系统时钟频率；
答案：A
解析：
流水线的实现方式：
（1）插入寄存器（触发器Flip-Flop，FF）去分割延迟比较大的组合逻辑，消耗了更多的触发器，组合逻辑资源不变（理论上）；
（2）由于增加了寄存器，每增加一级寄存器就会对数据寄存一个时钟周期，所以输入到输出的延时增加；
（3）对于整体来讲，数据同时处理，速度提升，最大工作频率提高，是典型的面积换速度的思想。
2. 流水线简介
下图能够很好的说明流水线，也是能够说明为什么能够通过加一级寄存器构成流水线来提高时钟频率。
在初始时，两个寄存器之间有一个大的组合逻辑路径，带来40 ns的组合逻辑时延（门电路导致），此时时钟最小周期也要>=40 ns，也就是最大频率25 MHz；
在大的组合逻辑中间插入一个寄存器，那么在两个寄存器之间，最大组合逻辑时延是20 ns，这样时钟最小周期>= 20 ns即可，也就是最大频率 50 MHz。
这里所说的频率是能够支持的最大频率，不是说插了一个寄存器时钟就变快了，而是最大能够跑的时钟频率变快了。
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