FPGA数字IC笔试017—Verilog和SV的四值状态

1. 笔试题目

CLKA时钟域的单bit信号，没有做同步处理直接被CLKB采样，可能会出现哪些值？

A. 0

B. 1

C. X

D. Z

答案：AB

解析：采到的信号可能是0也可能是1，这个问题出现在要不要选C的不定态X。

有的同学应该会有疑问，不是说跨时钟传输会存在亚稳态吗？那为什么不选X不定态？

这里我们首先要搞清楚Verilog语法中的X不定态到底是什么？和亚稳态中的不定态是不是一个东西呢？

2. Verilog的不定态X

在Verilog语法中，变量存在四值状态，包括0、1、X和Z。

0：对应低电平；

1：对应高电平；

X：没有对应电平！注意哦，没有对应电平！这就是和亚稳态中的不定态有区别的地方：

Verilog语法中的X不定态只是一个逻辑值，没有电平对应；

亚稳态中的不定态是介于低电平和高电平之间的一个电平值；

所以，即使是跨时钟域存在亚稳态，那么不定态的含义是可能会被判断成高电平，也可能会被判断为低电平，即判断后要么是高电平要么是低电平；

Z：没有对应电平！

X和Z是用于仿真的逻辑值，比如一个reg类型的寄存器，如果你在仿真的时候没有复位设定初值，那么会出现X不定态，表示这个寄存器的初值不确定是0还是1，但是在实际的芯片当中，要么是0要么是1；

3. 什么时候会产生X和Z

前面提到了X和Z是仿真中产生的，那么什么情况下会出现这种值呢？

X不定态，不知道是什么值，出现场景：

（1）reg、time、integer等类型的变量缺省值是X（没有赋初值0还是1）；

（2）逻辑冲突；

Z高阻态，出现场景：

（1）wire类型的变量缺省值是Z（无驱动）；

（2）逻辑综合以后将部分驱动优化后导致某信号无驱动；

4. System Verilog的四值状态和二值状态

顾名思义，四值状态在仿真时候有四种状态，占用的存储较多，System Verilog引入了二值状态，只有0和1（低电平、高电平）。

双状态0、1：

bit、Byte、int、shortint；

四状态0、1、X和Z：

reg、wire、logic、integer、time、real等；