硬件/fpga逻辑岗实习

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4.27号投的简历

一志愿投的数字集成电路，在简历复筛的时候挂了（可能和我中途在官网上调志愿有关，也有可能是简历不符合要求吧）

现在启动的是二志愿 fpga 显示简历复筛。。。待续

华为

4.27投的上合实习生招聘 fpga岗位

4.28号收到笔试通知

4.29笔试

笔试40道单选一题2分，5道不定选一题4分，共100分， 60分为及格分

偏数字电路，verilog .可以参考这篇文章https://blog.csdn.net/qq_36248682/article/details/105448038?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromBaidu-10&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromBaidu-10

4.30号收到华为性格测试

5.9 收到华为专业面试通知邮件

5.12号上午专业面试

上来先自我介绍，然后问我会什么我说数电和verilog。。。然后就就手撕代码（可能我简历里面和fpga相关的项目没有就没有问了，全程一直没有问过项目）

给的是一个状态转移图，要求用状态机的方法写出代码（限时30分钟）。这个我之前有看过，所以就写好了。最后面试官检查的时候，指出了2个小错误。问题不大。

module dec(
  input clk,
  input rst_n,
  input Go,Ws,
  output result

);

  reg [3:0] curr_st;
  reg [3:0] next_st;
 
parameter S_IDLE = 4'b0001;  
parameter S_READ = 4'b0010; 
parameter S_DELAY = 4'b0100; 
parameter S_DONE = 4'b1000; 

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
      curr_st <= S_IDLE ;
     end
    else begin
      curr_st <= next_st;
         end
    end
 always @(*)begin
 if(!rst_n)begin
  next_st = 4'b0000;
   end
 else begin
 case (curr_st)
   S_IDLE :if(Go) next_st = S_READ ;
           else   next_st = S_IDLE ;
   S_READ :  next_st =S_DELAY ;
            
   S_DELAY:if(!Ws) next_st = S_DONE ;
            else   next_st = S_READ ;
   S_DONE :  next_st = S_IDLE ;
  default:  next_st = S_IDLE ;
endcase
end 
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
       result <= 1'0;
    end
    else begin 
    case(curr_st ==S_DONE  )
   result <= 1'b1;
  endcase
end
end
end 
endmodule

然后让我搭一个半加器电路。并问我为什么这么搭，并写出来真值表。

后面就问有没有学过和数电相关的课程，我说本科的时候学过，硕士学的偏通信。然后问我什么叫hdm5（忘了，好像是叫这个词来着）编码。。问我哪个学的好，我说数字图像处理。就问我什么叫图像梯度。。。然后看我简历上有正在做的用fpga加速yolo网络，然后就问我yolo有哪些层，处理的流程，和其他网络（比如faster-RCNN）有什么区别。然后问了下什么叫阻塞赋值非阻塞赋值，刚才写的代码为什么有的写阻塞赋值有的写非阻塞赋值。最后问了下我为什么不选深度学习方向，，，，问我实习的话想要学到些什么。。。全过程1个小时。。

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