题解 | #根据状态转移表实现时序电路#

简析

本想着用状态机，不过题目要求使用D触发器，差点没想出来。
因为是D触发器，所以每个always块简单控制一个变量。所以进一步地将原来的电路转换表拆分成三个真值表。$Q_0^{n+1}Q\_0^\{n+1\}$和$Q_1^{n+1}Q\_1^\{n+1\}$的状态受$Q_0^{n}Q\_0^\{n\}$、$Q_1^{n}Q\_1^\{n\}$和$AA$的影响，$YY$的状态受$Q_0^{n}Q\_0^\{n\}$、$Q_1^{n}Q\_1^\{n\}$的影响。

$Q_1^{n+1}Q\_1^\{n+1\}$的真值表：

可以得出表达式$Q_1^{n+1}=A\oplus Q_1^n\oplus Q_0^{n}Q\_1^\{n+1\}=A\backslash oplus\; Q\_1^\{n\}\backslash oplus\; Q\_0^\{n\}$
$Q_0^{n+1}Q\_0^\{n+1\}$的真值表：

可以得出表达式$Q_0^{n+1}=\overline{Q_0^n}Q\_0^\{n+1\}=\backslash overline\{Q\_0^\{n\}\}$
$YY$的真值表：

可以得出表达式$Y=Q_0^n\cdot Q_1^{n}Y=Q\_0^\{n\}·Q\_1^\{n\}$

代码

`timescale 1ns/1ns

module seq_circuit(
      input                A   ,
      input                clk ,
      input                rst_n,
 
      output   wire        Y   
);
    reg q0, q1;
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n) begin
            q1 <= 0;
        end
        else begin
            q1 <= A ^ q0 ^ q1;
        end
    end
    
    always@(posedge clk or negedge rst_n) begin
        if(~rst_n) begin
            q0 <= 0;
        end
        else begin
            q0 <= ~q0;
        end
    end
    assign Y = q0 & q1;
endmodule