题解 | #优先编码器电路①#

优先编码器电路①

http://www.nowcoder.com/practice/0594ed5303ad48a19aed90bc48839d00

使用casez可以方便地进行优先匹配。

`timescale 1ns/1ns
module encoder_0(
   input      [8:0]         I_n   ,
   
   output reg [3:0]         Y_n   
);
    always@(*) begin
        casez (I_n)
            9'b1_1111_1111: Y_n = 4'b1111;
            9'b0_????_????: Y_n = 4'b0110;
            9'b1_0???_????: Y_n = 4'b0111;
            9'b1_10??_????: Y_n = 4'b1000;
            9'b1_110?_????: Y_n = 4'b1001;
            9'b1_1110_????: Y_n = 4'b1010;
            9'b1_1111_0???: Y_n = 4'b1011;
            9'b1_1111_10??: Y_n = 4'b1100;
            9'b1_1111_110?: Y_n = 4'b1101;
            9'b1_1111_1110: Y_n = 4'b1110;
            default: Y_n = 4'b0000;
        endcase
    end
endmodule

关于casecasezcasex参考这篇文章。简单地说,三者都是可以综合的。case进行全等匹配,casez忽略?z对应的位进行匹配,casex忽略x?z对应的位进行匹配。

Verilog篇题解 文章被收录于专栏

本人对牛客网verilog篇题目一些理解

全部评论
捉虫:casez忽略x、?或z对应的位进行匹配 应该是casex忽略这些
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发布于 2022-07-11 09:16
?是代表什么意思呢
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发布于 2023-03-08 19:46 四川

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