Verilog

学习Verilog时，这里给出的个人建议是，既然我们选择的是验证岗位，那么Verilog语法可以不用学习的特别深入，比如电路优化写法之类的，我们的重点在SV的学习，因此Verilog学习的程度大概到你能设计一些简单的模块就可以了，比如信号检测器、同步FIFO等。这里我首先推荐在B站看蔡觉平老师的Verilog课程，很适合0基础的人学习，有需要的话买一本课程中使用的《Verilog HDL数字集成电路设计原理与应用（第二版）》或者其他相关书籍，比如夏宇文老师的《Verilog数字系统设计教程》等，都是可以的。学习Verilog的目的在于进阶SV，不需要把太多的精力放在这里。

SystemVerilog

学习SV的方法我的建议是看绿皮书《SystemVerilog验证：测试平台编写指南（第二版）》，这本书比较有名气，学习IC验证的人入门时基本都看过。这本书的内容是SV的基本语法和测试平台的搭建，但是根据目录章节来看并不像一个教学书本，更像是一个标准手册，供验证工程师查询语法，很多人到最后都把它当做SV字典使用。

如果自学起来吃力，在经济实力比较好的情况下，我建议最好报个验证相关的培训班，这样可以更加系统的学习SV。如果经济实力不允许，就找一些免费的课程听一听，例如腾讯课堂里的《芯片验证V0课程》，或者B站里直接搜索SystemVerilog，有很多的免费课。

SV相比于Verilog，增加了Interface接口，class类，mailbox信箱，event事件，semaphore旗语，logic变量，bit、int等数据结构，结构体等内容。Interface方便了待测设计和验证环境之间的连接，并且可以声明cl