`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [5:0]wave ); reg [5:0] cnt; wire flag_fang,flag_juchi,flag_sanjiao; reg [1:0] wave_choise_r; wire f_change; //把wave选择存起来，看看选择是否变更 always@ (posedge clk or negedge rst_n) begin if(!rst_n) ...