`timescale 1ns/1ns module div_M_N( input wire clk_in, input wire rst, output wire clk_out ); parameter M_N = 8'd87; parameter c89 = 8'd24; // 8/9时钟切换点 parameter div_e = 5'd8; //偶数周期 parameter div_o = 5'd9; //奇数周期 //*************code***********// // 8.7分频，10个输出时钟周期等于87个输入时钟周期，需要3个8分频时钟周期和7个9分...

`timescale 1ns/1ns module seller1( input wire clk , input wire rst , input wire d1 , input wire d2 , input wire d3 , output reg out1, output reg [1:0]out2 ); //*************code***********// // 状态是已经投入的钱，激励信号显示一次只会投0.5/1/1.5中的一个 parameter [2:0] EMPTY = 0; parameter [2:0] M0_5 = 1; ...

`timescale 1ns/1ns module valid_ready( input clk , input rst_n , input [7:0] data_in , input valid_a , input ready_b , output ready_a , output reg valid_b , output reg [9:0] data_out ); // 输入 // valid_a: 输入有效 // ready_b: 下游要数据 // 输出 // valid_b: 输出...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); // cnt reg [2:0] cnt; always @(posedge clk, negedge rst_n) begin if(!rst_n) begin cnt <= 0; end else begin cnt <= (cnt == 5)? 0 : cnt + 1; end end ...