`timescale 1ns/1ns module signal_generator( input clk, input rst_n, input [1:0] wave_choise, output reg [4:0]wave ); reg [5:0] wave_num; reg [1:0] wave_choise_ray; reg wave_down; // 20,21,40 always @(posedge clk or negedge rst_n) begin if (~rst_n) begin wave <= 5'b0; wave...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); // 0110 parameter S0 = 4'b1111; parameter S1 = 4'b0000; parameter S2 = 4'b0001; parameter S3 = 4'b0011; parameter S4 = 4'b0110; reg [3:0] sta_now,sta_next; always @(posedge clk ...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, input data_valid, output reg match ); // 0110 reg [3:0] data_ray; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin match <= 0; data_ray <= 0; end else begin if...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); // 011100 //S = {a,num} = {a,3'b1} = {,3'b} parameter S1= {1'b0,3'b1}; parameter S2= {1'b1,3'b010}; parameter S3= {1'b1,3'b011}; parameter S4= {1'b1,3'b100}; parameter...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input data, output reg match, output reg not_match ); // 011100 // reg [5:0] a_ray; reg [2:0] a_num; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin a_ray <= 0; match <= 0; not_...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); // 011xxx110&111000111=011000110 // reg [7:0] a_ray; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin a_ray <= 0; match <= 0; end else begin a_...

`timescale 1ns/1ns module sequence_detect( input clk, input rst_n, input a, output reg match ); // 01110001 reg [7:0] a_ray; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin a_ray <= 0; match <= 0; end else begin a_ray <= {a_ray[6:0],a}...

`timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg rise_down_ray; always @(posedge clk or negedge rst_n) if (!rst_n) begin rise <= 1'b0; down <= 1'b0; rise_down_ray <= a; end else if ...

不可以使用边缘检测来判定rise和down的状态，会出现以下问题。 `timescale 1ns/1ns module edge_detect( input clk, input rst_n, input a, output reg rise, output reg down ); reg rise_ray,down_ray; always@(posedge clk or negedge rst_n)begin if (~rst_n) begin rise <= 0; down <= 0; down_ray &l...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output [3:0]data ); reg [3:0] d7,d6,d5,d4,d3,d2,d1,d0; always @(posedge clk or negedge rst_n) begin if (~rst_n) begin d0 <= 0; d1 <= 2; d2 <= 4; d3 <= 6; d4 <= 8; d5 <= 10; d6 <= 12; d...

`timescale 1ns/1ns module seq_circuit( input C , input clk , input rst_n, output wire Y ); reg [1:0] q; always@(posedge clk or negedge rst_n)begin if (~rst_n)begin q <= 2'b00; end else begin if (...

`timescale 1ns/1ns module data_sel( input S0 , input S1 , input D0 , input D1 , input D2 , input D3 , output wire Y ); assign Y = ~S1 & (~S0&D0 | S0&D1) | S1&(~S0&D2 ...

`timescale 1ns/1ns module decoder_38( input E1_n , input E2_n , input E3 , input A0 , input A1 , input A2 , output wire Y0_n , output wire Y1_n , output wire...

`timescale 1ns/1ns module encoder_83( input [7:0] I , input EI , output wire [2:0] Y , output wire GS , output wire EO ); assign Y[2] = EI & (I[7] | I[6] | I[5] | I[4]); assign Y[1] = EI & (I[7] | I[6] | ~I[5]&~I[4]&I[...