题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL59 |
根据RTL图编写Verilog程序
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2024-09-05
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2024-09-05
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2024-09-05
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
优先编码器Ⅰ
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2024-09-05
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2024-09-05
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答案正确
| < 1ms | 0K | Verilog | |
VL11 |
多位信号
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
逻辑运算2
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
模拟逻辑芯片
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL8 |
逻辑运算
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL7 |
XOR 门
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL6 |
NOR 门
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL5 |
与门
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL4 |
反相器
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL3 |
多wire连接
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL2 |
wire连线
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL1 |
输出1
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2023-08-08
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答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
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2022-04-19
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答案正确
| < 1ms | 0K | Verilog | |
VL12 |
4bit超前进位加法器电路
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2022-04-18
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答案正确
| < 1ms | 0K | Verilog | |
VL11 |
4位数值比较器电路
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2022-04-17
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答案正确
| < 1ms | 0K | Verilog | |
VL10 |
使用函数实现数据大小端转换
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2022-04-17
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答案正确
| < 1ms | 0K | Verilog |
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