题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL31 |
数据累加输出
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2023-04-04
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2023-04-04
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答案正确
| < 1ms | 0K | Verilog | |
VL29 |
信号发生器
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2023-04-04
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2023-03-19
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答案正确
| < 1ms | 0K | Verilog | |
VL28 |
输入序列不连续的序列检测
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2023-03-19
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答案正确
| < 1ms | 0K | Verilog | |
VL27 |
不重叠序列检测
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2023-03-18
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答案正确
| < 1ms | 0K | Verilog | |
VL26 |
含有无关项的序列检测
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2023-03-16
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答案正确
| < 1ms | 0K | Verilog | |
VL25 |
输入序列连续的序列检测
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2023-03-15
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2023-01-26
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2023-01-26
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答案正确
| < 1ms | 0K | Verilog | |
VL22 |
根据状态转移图实现时序电路
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2023-01-26
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL20 |
数据选择器实现逻辑电路
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL19 |
使用3-8译码器①实现逻辑函数
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL18 |
实现3-8译码器①
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL17 |
用3-8译码器实现全减器
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL16 |
使用8线-3线优先编码器Ⅰ实现16线-4线优先编码器
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL15 |
优先编码器Ⅰ
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL14 |
用优先编码器①实现键盘编码电路
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog | |
VL13 |
优先编码器电路①
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2023-01-25
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答案正确
| < 1ms | 0K | Verilog |
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