虽然联洲这个不是主要目标，因为主要方向还是找数字逻辑，但是最开始按照招聘的符合程度投的系统开发，因为里面有写熟悉FPGA和ROS的优先，然后线下宣讲会开启第二志愿嵌入式。一面讲项目，然后直接开始拷打八股，RTOS怎么实现的？（啊？我只用过，没有亲手写过）CPU中内存有几种？（啊？这个不清楚）那打开IDE做下题目（啊？一面就开撕的吗）经典题目实现将一个链表的一段进行反序。（写了个伪代码）。那我们再写一个题目啊（啊？还来）用基础的数组和链表实现哈希表（对不起，平时都是直接用的，我能讲一下哈希表的构造方法）面试就到这里了，感觉自己的技术栈不适合这个方向，问的偏底层，跟预期的不符，果断切到第二志愿。二面切到嵌入式方向了。讲项目，主要挑了一个嵌入式的项目深入问，关于UART，TCP，UDP，多进程，多线程等常用技术点。手撕代码，合并多个有序链表，很经典，写完面试官看了一下，问能不能优化加速。反问环节：嵌入式的方向和业务，萌新的培养措施。终面-6.25线下讲项目，聊天，反问。基本不涉及什么技术。面完出来发了心理测评。座谈会-待安排6.27座谈会-已完成7.4签约-待处理7.12电话oc

投了华子ICT的逻辑岗3.15 投递4.24 笔试笔试就基础数电、少量射频题以及一些硬件八股，例如格雷码、地址线的计算、功耗、验证方法等。5.17 一面（技术面）面试官是个做了十多年FPGA的大佬，整个过程很轻松，面试官人很好。先是简单自我介绍，然后介绍项目，针对项目的内容面试官问了一些问题，例如用的哪个型号的FPGA，资源有多少，有没有做时序约束，做了哪些约束。整体不算问的很深入，基本几句话就能回答。然后再问一些逻辑的八股，例如跨时钟域单bit传输应该怎么做，回答要分时钟域是由慢到快还是由快到慢两种情况，分别为简单的异步锁存同步释放以及延长异步信号并带反馈的打拍。再问RAM有哪些，先是答SDRAM，然后面试官强调是FPGA内的RAM，看我有点懵，引导我说例如单口RAM之类的，然后我想起回答伪双口RAM，真双口RAM。还有一些基本的东西吧，例如NCO的实现原理等等。最后是手撕一道verilog，做一个简单的序列滤波。当时没怎么思考直接用状态机解的。面试官说思维很清晰，但是实际开发中其实不能有太多状态机，这个滤波简单的用always并行完成就行。总的来说一面问的还是比较容易的，不过总耗时一小时二十分钟，可能是我敲代码太慢了。5.17 二面（主管面）当时上午面完一面，下午就接到二面通知。面试官是做FPGA原型验证的，主要还是问项目内容（扒拉了半天项目的物理原理，似乎没太把面试官讲明白），之后经典问题做项目遇到的困难，怎么解决的？你对自己的评价是什么？大概二十分钟的样子面完了。5.20 泡池子6.12 offer到手