题号 | 题目 | 提交时间 | 状态 | 运行时间 | 占用内存 | 使用语言 | 题解 |
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VL50 |
简易秒表
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2023-04-16
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答案正确
| < 1ms | 0K | Verilog | |
VL54 |
RAM的简单实现
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2023-04-16
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答案正确
| < 1ms | 0K | Verilog | |
VL30 |
数据串转并电路
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2023-04-16
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答案正确
| < 1ms | 0K | Verilog | |
VL37 |
时钟分频(偶数)
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2023-04-16
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL40 |
占空比50%的奇数分频
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL2 |
异步复位的串联T触发器
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL53 |
单端口RAM
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2023-04-15
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答案正确
| < 1ms | 0K | Verilog | |
VL72 |
全加器
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL72 |
全加器
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL21 |
根据状态转移表实现时序电路
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL24 |
边沿检测
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL23 |
ROM的简单实现
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL9 |
使用子模块实现三输入数的大小比较
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL7 |
求两个数的差值
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog | |
VL6 |
多功能数据处理器
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2023-04-14
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答案正确
| < 1ms | 0K | Verilog |
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