秋思想要努力变胖 level
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北京理工大学
2025
数字IC前端设计
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题解
VL37
时钟分频(偶数)
2024-03-02
答案正确
< 1ms
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Verilog
VL36
状态机-重叠序列检测
2024-03-02
答案正确
< 1ms
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Verilog
VL35
状态机-非重叠的序列检测
2024-03-02
答案正确
< 1ms
0K
Verilog
VL34
整数倍数据位宽转换8to16
2024-03-01
答案正确
< 1ms
0K
Verilog
VL33
非整数倍数据位宽转换8to12
2024-03-01
答案正确
< 1ms
0K
Verilog
VL32
非整数倍数据位宽转换24to128
2024-03-01
答案正确
< 1ms
0K
Verilog
VL31
数据累加输出
2024-03-01
答案正确
< 1ms
0K
Verilog
VL30
数据串转并电路
2024-02-29
答案正确
< 1ms
0K
Verilog
VL28
输入序列不连续的序列检测
2024-02-29
答案正确
< 1ms
0K
Verilog
VL27
不重叠序列检测
2024-02-29
答案正确
< 1ms
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Verilog
VL26
含有无关项的序列检测
2024-02-29
答案正确
< 1ms
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Verilog
VL25
输入序列连续的序列检测
2024-02-29
答案正确
< 1ms
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Verilog
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