`timescale 1ns/1ns module JC_counter( input clk , input rst_n, output reg [3:0] Q ); reg [7:0] Q_r = 8'b11110000; always @(*) Q <= Q_r[3:0]; always @(posedge clk or negedge rst_n) if(!rst_n) Q_r <= 8'b111...

`timescale 1ns/1ns module rom( input clk, input rst_n, input [7:0]addr, output wire [3:0]data ); reg [3:0] rom[0:7]; integer i; always @(posedge clk or negedge rst_n) if(!rst_n) for(i = 0; i < 8; i = i + 1) rom[i] = i << 1; assign data = rom[addr]; endmodule

`timescale 1ns/1ns module main_mod( input clk, input rst_n, input [7:0]a, input [7:0]b, input [7:0]c, output [7:0]d ); wire [7:0] c_temp; reg [7:0] c_reg; always @(posedge clk or negedge rst_n) if(!rst_n) c_reg <= 8'd0; else c_reg <= c; sub_mod sub_mod_0 (clk, rst_n, a, b, c_t...