`timescale 1ns/1ns module odd_sel( input [31:0] bus, input sel, output check ); wire odd; assign odd = ^bus; assign check = sel?odd:~odd; endmodule //sel为奇偶校验位，如果sel=1，此时为奇校验，如果数据中有奇数个1，则异或后输出为1，此时奇校验正确，输出check为1，反之则为0；同理，如果如果sel=0，此时为偶校验，如果数据中有偶数个1，则异或后输出为0，此时偶校验正确，输出check为1，反之则为0； //即odd = 1,s...